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求教两个简单有关问题,关于香农定理和verilog

www.myexceptions.net  网友分享于:2013-02-03  浏览:5次
求教两个简单问题,关于香农定理和verilog
1. 根据香农定理,3000Hz的电话线,信噪比35dB,可以得到调制解调器的极限是34880bps,那56kmodem是怎么回事?现在的ADSL的modem和以前的modem有什么本质区别?通过提高那部分使得速率可以达到1Mbps甚至8Mbps?

2. always @ (posedge CLK or posedge SET or negedge CLR)
  begin
  if(SET)
  q=1'b1;
  else if(!CLR)
  q=1'b0;
  else
  q=d;
  end
  这个CLR是在按下的时候才为0是吗?如果不是这样就不对了,如果按下为1,松开为0,那么!CLR为真,那就一直执行q=1'b0了。SET和CLR有什么区别呢?干吗一个上升沿,一个下降沿,最终效果有什么不同?


------解决方案--------------------
一个上升沿和一个下降沿 是为了实现的 电平的跳变的检测,保证检测到下降沿的,同时也可以检测到上升沿

即实现所有沿的检测。

香农定理那个问题,不懂,帮顶下

MARK.
------解决方案--------------------
香农定理的问题,首先电话线只有3KHz是不对的,电话线实际上带宽比3KHz大得多,普通电话只用了3K而已。ADSL实际上用的是高频段。带宽大了,根据香农定理自然数据传输的最大速度也就大了。

第二题,搞复杂了。CLR是不是个下降沿有效信号,另外实际设计中很少用到这种寄存器。
------解决方案--------------------
根据程序SET是置位信号,当它为1时q置1;CLR是清零信号,当它为0时q置0;
posedge CLK or posedge SET or negedge CLR只是always块的触发条件,当其中任一条件满足时就执行always里的语句;
CLR和实际的物理操作没有关系,只看信号波形就可以了
------解决方案--------------------
我也是一个菜鸟!

这程序,不大符合规范,会导致逻辑不是很稳定,异步电路问题多,很难用。

always @ (posedge CLK or posedge SET or negedge CLR)
/*这是触发条件,只要其中一个条件满足,就会进入程序主体 ,set的上升沿和clk的上升沿的作用是一致的。否则,q的值维持原值*/
begin 
if(SET) /*这些语句,是在触发条件满足的时刻,此时set,clr信号的电平值,才会决定q的赋值*/
q=1'b1; 
else if(!CLR) 
q=1'b0; 
else 
q=d; 
end 

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