量化补偿与量化压缩　　学习博客：http://lhtao31.blog.163.com/blog/static/2972647020103814044158/ 　　最近在学习调试摄像头，配置OV7670摄像头采集到的数据是RGB565，移植别人的代码，从ZYNQ移

关于AVALON总线动态地址对齐       在NIOS的使用中，我们往往要用到自定义外设，然后通过AVALON交换架构和NIOSII进行通信。            AVA

verilog--行为级描述和结构级描述1、在使用verilog描述电路时，既可以进行行为级的描述，也可以进行结构级的描述。       ①行为级描述：侧重对模块行为功能的抽象描述。       ②结构级描述

基于FPGA的腐蚀膨胀算法实现         本篇文章我要写的是基于的腐蚀膨胀算法实现，腐蚀膨胀是形态学图像处理的基础，，腐蚀在二值图像的基础上做“收缩”或“细化”操作，膨胀在二值图像的基础上做“加

基于FPGA驱动VGA显示图片的小问题         学习VGA显示图片的过程中，遇到了一个小问题，我在显示屏上开了一个60x60的框，放了一张图片进去显示，但是最终的结果如下图所示。 　　出现了一个竖黑边，看了看代码，

串口发送模块——1字节数据发送　　设计思想与代码规范均借鉴明德扬至简设计法，有不足之处希望大家多提建议，真正做到至简设计。本篇着重提出FPGA通用设计思想，以计数器为核心的代码规范以及VIVADO debug操作流程。 　　此次试验旨在通过串口试验，讲述FPGA

基于FPGA的VGA显示静态图片　　终于熬到暑假了，记过三四周的突击带考试，终于为我的大二画上了一个完整的句号，接下来终于可以静心去做自己想做的事情了，前一阵子报了一个线上培训班，学学Sobel边缘检测，之前一直在学习图像处理，但是因为一直看人家的代码，到后来

nRF2401无线模块接收_FPGA实现~~    最近胶囊内窥镜项目中用到了业界常用的无线收发模块，即恩智浦公司nRF系列无线收发模块，该模块当前有好几种选择，比如nRF24L01只有无线收发模块，需要外部MCU进行驱动及

全网首创ISE入门级教程 　　转眼间我已经大三了，现在成为了实验室的负责人，对于下一届学生的纳新重任就交到了我的手上，想采取不同的方法暑假尽可能对他们进行一些培训，所以制作了此教程，说实话，在网上还没有找到关于ISE的入门级使用教程呢！可谓是全网首创啊！话不多说，我们赶紧看看我的处女视频

状态机设计——从简单的按键消抖开始　　目前笔者正在接受明德扬FPGA网上培训班的培训，讲的内容非常适合新手，且以练习和互动答疑的教学模式让我学到了很多东西。由于是根据自身时间安排进度的，所以战线拉的比较长，发现做些设计总结非常重要，可以帮助自己理清思路，同时也能得到很

Modelsim使用常见问题集锦（实时更新）1.Modelsim使用时出现闪退情况，解决办法：（1）请再次查看modelsim是否破解完全；（2）电脑上安装的文件与Modelsim有冲突，多半是爱奇艺这个软件，删掉爱奇艺软件。 2.再利用mo

FPGA基础知识（三）典型FPGA开发流程FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般下如图所示，包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。   1． 电路设计 在系统

MATLAB设计不同结构的FIR或IIR滤波器　　网上很多教程都是使用MATLAB的FDATool工具设计滤波器，然后将系数导出，放到IP核中，由IP核根据数据速率核主处理时钟来决定滤波器的结构。这种设计方式很方便但是不灵活，有时会碰到这种情况：我们需要一个FIR滤波器，数据速率和主处理时钟速率都很高，甚至一

并串转换FPGA电路结构的探讨如题，并串转换时FPGA设计里，一个很常用的模块，这里有一个小的探讨。 　　一般情况下我们可以使用一个计数器与数据选择器进行并串转换，如下图的的结构。这个结构通过计数器不断的改变数据选择器的地址端，从而使并行输入的数据，串行的输出。

Xilinx 学习笔记1---新建工程和创建源代码文件  最近终于有空可以记录一些之前学习的内容，本博客系列记录笔者Xilinx ISE学习之旅，当然现在Vivado是学习热门，一步一步来。搞定 ISE，Vivado上手也会很快。

FPGA基础知识（四）锁存器、触发器、寄存器和缓冲器的区别一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，

FPGA设计模板分享（2）--verilog常用模板分享 FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。1.时序逻辑的模板在GVIM

关于Test--Pattern Generator IP核的测试关于Test--Pattern Generator IP核的测试 1.Test--Pattern Generator 功能介绍 生成24-bit RGB视频流，此IP核可以用于系统

异步复位、同步释放机制——系统完美稳定　　白驹过隙，寒假已经余额不足，回头想想，也就是看了两本书，做了几个并不大的工程，看着QQ群里面一些大神们聊天，时不时有的没的还插几句，一句话没人理也是正常事情。有时候还帮同是菜鸟的网友解决问题，好不尴尬！在大神们的只言片语中，也汲取出来一点对行业的认识，数电、

V3学院带你学习-缩短汉明码Hamming(12,8)的FPGA实现此文章为原创出自 V3学院 www.v3edu.org,FPGA培训专家 汉明码是一种实现简单并且可以检测和纠正错误的编码, 汉明码是在原编码的基础上附加一部分数据比特，使其满足纠错码的条件。它属于线性分组码，由于线性码的编码和译码容易实现，